圖1：晶體元件的負(fù)載電容

晶振的負(fù)載電容=[(Cd*Cg)/(Cd+Cg)]+Cic+△C式中Cd,Cg為分別接在晶振的兩個(gè)腳上和對(duì)地的電容,Cic（集成電路內(nèi)部電容）+△C（PCB上電容)。就是說負(fù)載電容15pf的話，兩邊個(gè)接27pf的差不多了，一般a為6.5～13.5pF。

各種邏輯芯片的晶振引腳可以等效為電容三點(diǎn)式振蕩器。晶振引腳的內(nèi)部通常是一個(gè)反相器, 或者是奇數(shù)個(gè)反相器串聯(lián)。在晶振輸出引腳XO和晶振輸入引腳XI之間用一個(gè)電阻連接,對(duì)于CMOS芯片通常是數(shù)M到數(shù)十M歐之間。很多芯片的引腳內(nèi)部已經(jīng)包含了這個(gè)電阻,引腳外部就不用接了。這個(gè)電阻是為了使反相器在振蕩初始時(shí)處與線性狀態(tài),反相器就如同一個(gè)有很大增益的放大器,以便于起振。

石英晶體也連接在晶振引腳的輸入和輸出之間,等效為一個(gè)并聯(lián)諧振回路,振蕩頻率應(yīng)該是石英晶體的并聯(lián)諧振頻率。晶體旁邊的兩個(gè)電容接地,實(shí)際上就是電容三點(diǎn)式電路的分壓電容,接地點(diǎn)就是分壓點(diǎn)。以接地點(diǎn)即分壓點(diǎn)為參考點(diǎn),振蕩引腳的輸入和輸出是反相的,但從并聯(lián)諧振回路即石英晶體兩端來看,形成一個(gè)正反饋以保證電路持續(xù)振蕩。在芯片設(shè)計(jì)時(shí),這兩個(gè)電容就已經(jīng)形成了,一般是兩個(gè)的容量相等,容量大小依工藝和版圖而不同,但終歸是比較小,不一定適合很寬的頻率范圍。

外接時(shí)大約是數(shù)PF到數(shù)十PF,依頻率和石英晶體的特性而定。需要注意的是:這兩個(gè)電容串聯(lián)的值是并聯(lián)在諧振回路上的,會(huì)影響振蕩頻率。當(dāng)兩個(gè)電容量相等時(shí),反饋系數(shù)是 0.5,一般是可以滿足振蕩條件的,但如果不易起振或振蕩不穩(wěn)定可以減小輸入端對(duì)地電容量,而增加輸出端的值以提高反饋量。

設(shè)計(jì)考慮事項(xiàng)：

1.使晶振、外部電容器（如果有）與IC之間的信號(hào)線盡可能保持最短。當(dāng)非常低的電流通過IC晶振振蕩器時(shí)，如果線路太長，會(huì)使它對(duì) EMC、ESD 與串?dāng)_產(chǎn)生非常敏感的影響。而且長線路還會(huì)給振蕩器增加寄生電容。
2.盡可能將其它時(shí)鐘線路與頻繁切換的信號(hào)線路布置在遠(yuǎn)離晶振連接的位置。
3.當(dāng)心晶振和地的走線
4.將晶振外殼接地

如果實(shí)際的負(fù)載電容配置不當(dāng),第一會(huì)引起線路參考頻率的誤差。另外如在發(fā)射接收電路上會(huì)使晶振的振蕩幅度下降(不在峰點(diǎn)),影響混頻信號(hào)的信號(hào)強(qiáng)度與信噪。當(dāng)波形出現(xiàn)削峰,畸變時(shí),可增加負(fù)載電阻調(diào)整(幾十K到幾百K)。要穩(wěn)定波形是并聯(lián)一個(gè)1M左右的反饋電阻。