3.7. 查看波形

 

以上的相關(guān)步驟設(shè)置好以后就可以進(jìn)行仿真了，allegro可以進(jìn)行信號的反射仿真、串?dāng)_仿真，差分線還要進(jìn)行眼圖分析。當(dāng)然仿真也分前仿真和后仿真，在利用allegro進(jìn)行PCB設(shè)計的時候還需要結(jié)合仿真的結(jié)果實時的對設(shè)計進(jìn)行修改以達(dá)到符合要求的目的。由于仿真過程復(fù)雜，步驟繁瑣，在此不一一進(jìn)行描述， 差分對的布線有兩點要注意，一是兩條線的長度要盡量一樣長，等長是為了保證兩個差分信號時刻保持相反極性，減少共模分量。另一是兩線的間距(此間距由差分阻抗決定)要一直保持不變，也就是要保持平行。平行的方式有兩種，一為兩條線走在同一走線層(side-by-side)，一為兩條線走在上下相鄰兩層(over-under)。一般以前者side-by-side 實現(xiàn)的方式較多。等距則主要是為了保證兩者差分阻抗一致，減少反射。對差分對的布線方式應(yīng)該要適當(dāng)?shù)目拷移叫小Ｋ^適當(dāng)?shù)目拷且驗檫@間距會影響到差分阻抗(differential impedance)的值, 此值是設(shè)計差分對的重要參數(shù)。需要平行也是因為要保持差分阻抗的一致性。若兩線忽遠(yuǎn)忽近, 差分阻抗就會不一致, 就會影響信號完整性(signal integrity)及時間延遲(timing delay)。從仿真的S參數(shù)曲線圖可以分析差分對的差分阻抗(differential impedance)，以及信號完整性。下面給出本設(shè)計中的關(guān)鍵信號仿真波形以供加以說明。    從仿真圖例圖5看到，S11在0-3.0GHz 的頻域范圍內(nèi)其最劣化的指標(biāo)為：-16.770db以下 ,S22（粉紅色的曲線）也不劣于-17db。 這說明該差分對的差分阻抗(differential impedance)接近設(shè)計指標(biāo)，信號完整性得到了保證。

 

圖5：差分對線仿真S參數(shù)曲線

 

圖6:差分對IN，OUT的HSPICE仿真圖

 

通過差分對IN，OUT的HSPICE仿真，圖6顯示的結(jié)果：差分對線的對稱良好。

 

結(jié)論 通過以上的仿真分析可知，在PCB的設(shè)計階段對于高速LVDS信號的各項要求都能達(dá)到，而經(jīng)過實際的PCB生產(chǎn)也證明了該設(shè)計的正確性，該產(chǎn)品運行穩(wěn)定，完全能達(dá)到PCI-express高速數(shù)據(jù)傳輸?shù)囊?，可靠性高。?本文的分析可知，在高速串行信號的設(shè)計中，不僅考慮電路設(shè)計，其板圖設(shè)計和仿真分析也同樣的重要，而且隨著信號的頻率越來越大，影響信號的延時、串?dāng)_、信 號完整性等的因素越來越復(fù)雜。同時控制這些因素的影響也越來越困難，工程師必須深入的分析布線設(shè)計、借助精確的模型、有效的仿真和科學(xué)的分析方法，才能給 復(fù)雜的高速設(shè)計以正確的指導(dǎo)，減少修正周期確保設(shè)計成功。