【導讀】開關電源小型化設計中，提高開關頻率可有效提高電源的功率密度。但隨著開關頻率提升，電路電磁干擾（EMI）問題使電源工程師面臨了更大的挑戰(zhàn)。本文以反激式開關拓撲為例，從設計角度，討論如何降低電路EMI。
為提高開關電源的功率密度，電源工程師首先想到的辦法是選擇開關頻率更高的MOSFET,通過提高開關速度可以顯著地減小輸出濾波器體積，從而在單位體積內可實現更高的功率等級。但是隨著開關頻率的提高，會帶來EMI特性的惡化，必須采取有效的措施改善電路的EMI特性
開關電源的功率MOSFET安裝在印制電路板上，由于印制電路板上MOSFET走線和環(huán)路存在雜散電容和寄生電感，開關頻率越高，這些雜散電容和寄生電感更加不能夠忽略。由于MOSFET上的電壓和電流在開關時會快速變化，快速變化的電壓和電流與這些雜散電容和寄生電感相互作用，會導致電壓和電流出現尖峰，使輸出噪聲明顯增加，影響系統(tǒng)EMI特性。
由1-1和1-2式可知，寄生電感和di/dt形成電壓尖峰，寄生電容和dv/dt形成電流尖峰。這些快速變化的電流和關聯的諧波在其他地方產生耦合的噪聲電壓，因此影響到開關電源EMI特性。下面以反激式開關拓撲為例，對降低MOSFET的dv/dt和di/dt措施進行介紹。
圖1 MOSFET噪聲源
1 降低MOSFET的dv/dt
圖2 MOSFET等效電路
我們關注的是MOSFET特性以及影響這些特性的寄生效應：
1-3中，Rg和Cgd越大，dv/dt越低。1-4中，Coss越低，dv/dt越高。在MOSFET選型中，MOSFET的Coss、Ciss、Crss參數特性，影響開關尖峰大小。
從上述分析中可知，我們可以通過提高MOSFET寄生電容Cgd、Cgs、Cds和增大驅動電阻值Rg來降低dv/dt。
圖3 降低MOSFET的dv/dt措施
可以采取以下有效措施：
● 較高的Cds可以降低dv/dt并降低Vds過沖；但是較高的Cds會影響轉換器的效率。可以使用具有較低擊穿電壓和低導通電阻的MOSFET（這類MOSFET的Cds也較?。?。但是如果考慮噪聲輻射，則需要使用較大的諧振電容(Cds)。因此提高Cds則需要權衡EMI和效率兩者的關系；
● 較高的Cgd實質上增加了MOSFET在米勒平臺的持續(xù)時間，可以降低dv/dt。但這會導致增加開關損耗，從而降低MOSFET效率并且會提高其溫升。提高Cgd，需要驅動電流也會大幅增加，驅動器可能會因瞬間電流過大而燒毀；建議不要輕易添加Cgd；
● 在柵極處添加外部Cgs電容，但很少使用此方法，因為增加柵極電阻Rg相對更簡單。效果是相同的。
總結
圖3總結為降低MOSFET的dv/dt措施總結。MOSFET內部寄生參數（Cgd和Cds）較低時，就可能有必要使用外部Cgd和Cds來降低dv/dt。外部電容的范圍為幾pF到100pF，這為設計人員提供這些寄生電容的固定值進行參考設計。
2 降低電路中di/dt
圖4 降低MOSFET的di/dt措施
圖4，MOSFET驅動階段中存在的各個di/dt部分產生兩種效果：
● G極、D極、S極處的雜散電感引起的噪聲電壓；
● 初級大環(huán)路的噪聲電壓。
可通過下面措施進行改進：
1、增加高頻電容減小環(huán)路面積
我們可以采取措施減小高頻電位跳變點的PCB環(huán)路面積。增加高頻高壓直流電容C_IP是減少PCB環(huán)路面積和分離高頻和低頻兩個部分回路有效措施。
2、合理增加磁珠抑制高頻電流
為了額外降低di/dt，可以在電路中增加已知的電感，以抑制高頻段的電流尖峰和振蕩。已知的電感與雜散電感串聯，所以總電感值在設計者已知的電感范圍內。鐵氧體磁珠就是很好的高頻電流抑制器，它在預期頻率范圍內變?yōu)殡娮?，并以熱的形式消散噪聲能量?/div>
3 推薦測試方案
正確使用和選擇測量儀器和測量方法有助快速定位問題根源。調試時采用PWR2000W變頻電源提供輸入電壓，在被測試電路出現異常時可以及時保護電路。普通測試探頭容易引入額外寄生電感，造成噪聲在普通探頭中形成反射，引起振蕩，會給測量引入不確定因素。采用我司推出的ZP1500D高壓差分探頭，其輸入阻抗高達10MΩ，CMRR可達80dB以上，適合直接對MOSFET測量。ZDS4000系列示波器為數據挖掘型示波器，具有500M模擬帶寬和512M存儲深度，完全滿足深度噪聲測量需求。圖5為推薦參考測試方案框圖。
圖5 MOSFET噪聲測試方案
1、MOSFET電流測試波形圖
如圖5，在G極、S極和RCD電路中分別添加鐵氧體磁珠進行優(yōu)化。使用電流探頭ZCP0030和ZDL6000示波記錄儀進行測量。在輸入110VAC@50Hz/輸出100VDC@8A條件下，優(yōu)化后（通道2藍色）比優(yōu)化前（通道1紅色），電流尖峰和振蕩明顯降低。
圖6 電流尖峰優(yōu)化前后對比
2、MOSFET電壓測試波形圖
在MOSFET的DS極兩端并510pF高壓電容，測試Vgs和Vds，優(yōu)化后比優(yōu)化前的電壓尖峰小30V左右，有效降低電壓尖峰，有助與減少EMI。
圖7 電壓尖峰優(yōu)化前
圖8 電壓尖峰優(yōu)化后
4 小結
在電路的關鍵節(jié)點增加電容、磁珠以及在MOSFET外接Cds、增大Rgon等，是降低MOSFET電壓尖峰和電流尖峰的有效措施，從而改善電路EMI性能。此外合適的測量儀器設備是電源工程師快速定位問題必不可少的工具，通過科學的測量方法和有效的改善手段，可使低噪高功率密度電源產品快速成型。
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