中心議題：

• DDR3的簡介、內存的工作速度
• DDR2和DDR3的差異以及DDR3測試的內容
• 完整的DDR3測試項目種類多且涉及到信號讀寫分離等復雜的判斷過程
• 手工測量費時費力且難以保證測量的準確性

解決方案：

• 力科的QPHY-DDR3自動化測試軟件包解決了手工測試的問題
• 以圖形化的界面幫助用戶完成從被測信號的搭接到最終的測試報告生成的完整測試工作

DDR3簡介
DDR3（double-data-rate three synchronous dynamic random access memory）是應用在計算機及電子產品領域的一種高帶寬并行數(shù)據(jù)總線。DDR3在DDR2的基礎上繼承發(fā)展而來，其數(shù)據(jù)傳輸速度為DDR2的兩倍。同時，DDR3標準可以使單顆內存芯片的容量更為擴大，達到512Mb至8Gb，從而使采用DDR3芯片的內存條容量擴大到最高16GB。此外，DDR3的工作電壓降低為1.5V，比采用1.8V的DDR2省電30%左右。說到底，這些指標上的提升在技術上最大的支撐來自于芯片制造工藝的提升，90nm甚至更先進的45nm制造工藝使得同樣功能的MOS管可以制造的更小，從而帶來更快、更密、更省電的技術提升。

DDR3的發(fā)展實在不能說是順利，雖然在2005年就已經有最初的標準發(fā)布并于2007年應用于Intel P35 “Bearlake”芯片組上，但并沒有像業(yè)界預想的那樣很快替代DDR2，這中間還經歷了對SDRAM業(yè)界影響深遠的金融危機，不但使DDR3占領市場的速度更加減慢，還使DDR3在技術上一度走在世界領先地位的內存大廠奇夢達倒閉，實在是讓人惋惜。雖然如此，DDR3現(xiàn)今是并行SDRAM家族中速度最快的成熟標準，JEDEC標準規(guī)定的DDR3最高速度可達1600MT/s（注，1MT/s即為每秒鐘一百萬次傳輸）。不僅如此，內存廠商還可以生產速度高于JEDEC標準的DDR3產品，如速度為2000MT/s的DDR3產品，甚至有報道稱其最高速度可高達2500MT/s。

內存的工作速度
內存技術從SDR，DDR，DDR2，DDR3一路發(fā)展而來，傳輸速度以指數(shù)遞增，除了晶圓制造工藝的提升因素之外，還因為采用了Double Data Rate以及Prefetch兩項技術。實際上，無論是SDR還是DDR或DDR2、3，內存芯片內部的核心時鐘基本上是保持一致的，都是100MHz到200MHz（某些廠商生產的超頻內存除外）。DDR即Double Data Rate技術使數(shù)據(jù)傳輸速度較SDR提升了一倍。如下圖所示，SDR僅在時鐘的上升沿傳輸數(shù)據(jù)，而DDR在時鐘信號上、下沿同時傳輸數(shù)據(jù)。例如同為133MHz時鐘，DDR卻可以達到266Mb/s的數(shù)傳速度。 Double Data Rate技術使數(shù)據(jù)外傳速度提升了一倍，而芯片內部數(shù)據(jù)數(shù)據(jù)傳輸速度的提升則是通過Prefetch技術實現(xiàn)的。所謂Prefetch簡單的說就是在一個內核時鐘周期同時尋址多個存儲單元并將這些數(shù)據(jù)以并行的方式統(tǒng)一傳輸?shù)絀O Buffer中，之后以更高的外傳速度將IO Buffer中的數(shù)據(jù)傳輸出去。這個更高的速度在DDR I上就是通過Double Data Rate實現(xiàn)的，也正因為如此，DDR I外部Clock管腳的頻率與芯片內部的核心頻率是保持一致的。如下圖所示為DDR I 的Prefetch過程中，在16位的內存芯片中一次將2個16bit數(shù)據(jù)從內核傳輸?shù)酵獠縈UX單元，之后分別在Clock信號的上、下沿分兩次將這2 x 16bit數(shù)據(jù)傳輸給北橋或其他內存控制器，整個過程經歷的時間恰好為一個內核時鐘周期。 發(fā)展到DDR2，芯片內核每次Prefetch 4倍的數(shù)據(jù)至IO Buffer中，為了進一步提高外傳速度，芯片的內核時鐘與外部接口時鐘（即我們平時接觸到的Clock管腳時鐘）不再是同一時鐘，外部Clock時鐘頻率變?yōu)閮群藭r鐘的2倍。同理，DDR3每次Prefetch 8倍的數(shù)據(jù)，其芯片Clock頻率為內核頻率的4倍，即JEDEC標準（JESD79-3）規(guī)定的400MHz至800MHz，再加上在Clock信號上、下跳變沿同時傳輸數(shù)據(jù)，DDR3的數(shù)據(jù)傳輸速率便達到了800MT/s到1600MT/s。具體到內存條速度，我們以PC3-12800為例，其采用的DDR3-1600芯片核心頻率為200MHz，經過Prefetch后Clock信號頻率到達800MHz，再經過Double Data Rate后芯片數(shù)據(jù)傳輸速率為1600 MT/s，內存條每次傳輸64比特或者說8字節(jié)數(shù)據(jù)，1600x8便得到12800MB/s的峰值比特率。

下表列出了JEDEC標準（JESD79-3）規(guī)定的DDR3芯片及內存條相關參數(shù)。需要說明的是，如前所述，并不是所有的內存產品都完全遵從JEDEC標準，有些廠商會生產速度更高速的DDR3芯片，一般情況下這些芯片是從芯片檢測流程中篩選出來的頻率動態(tài)范圍更大的芯片，或者是可加壓超頻工作的芯片。
DDR3與DDR2的差異
數(shù)據(jù)傳輸速率的差異是DDR3與DDR2最顯著的區(qū)別，這部分上文已有描述，我們來看看其他方面的不同。

在供電方面，DDR3的工作電壓降低至1.5V，實際上JEDEC標準規(guī)定1.575V為DDR3的最大安全工作電壓。另外，標準也規(guī)定內存條所能經受的安全供電電壓必須大于1.975V，當然，在這個電壓下內存條可能已經不能正常工作但還不至于損壞。

在芯片級DDR3引入了異步Reset信號，該信號主要提供兩方面的功能，其一是可以簡化內存芯片上電后的初始化過程，其二是當內存系統(tǒng)進入一旦進入未知或不可控狀態(tài)后可以直接Reset而無需掉電重啟。

在接口方面，以普通的Un-Buffer內存條為例，DDR3與DDR2均為240個pin腳，尺寸一致但防呆槽的位置不同，由于工作電壓不同二者在電氣特性上也是互不兼容的。

在系統(tǒng)設計方面DDR3與DDR2最大的區(qū)別在于DDR3將時鐘、地址及控制信號線的終端電阻從計算機主板移至內存條上，這樣一來在主板上將不需要任何端接電阻。為了盡可能減小信號反射，在內存條上包括時鐘線在內的所有控制線均采用Fly-by拓撲結構。同時，也是因為Fly-by的走線結構致使控制信號線到達每顆內存顆粒的長度不同從而導致信號到達時間不一致。這種情況將會影響內存的讀寫過程，例如在讀操作時，由于從內存控制器發(fā)出的讀命令傳送到每顆內存芯片的時間點不同，將導致每顆內存芯片在不同的時間向控制器發(fā)送數(shù)據(jù)。為了消除這種影響，需要在對內存進行讀寫等操作時對時間做補償，這部分工作將由內存控制器完成。DDR3總線的系統(tǒng)框架如下圖所示，其中紅線代表DQ、DM以及差分DQS信號線，黑線代表時鐘、地址及控制信號線，T代表相應的端接電阻。 DDR3測試
JEDEC標準規(guī)定的DDR3測試主要分為三個方面，分別為：時鐘測試、時序測試及電氣性能測試。其中時鐘測試主要測試時鐘信號的周期、上下沿脈寬、周期抖動以及連續(xù)n周期累積誤差等指標；時序測試主要測試數(shù)據(jù)讀寫時的建立保持時間相關參數(shù)；電氣性能測試主要測試信號完整性相關指標，主要包括各信號的斜率以及直/交流邏輯高/低電平等指標。完整的DDR3測試項目不但種類繁多并且涉及到信號讀寫分離等復雜的判斷過程，手工測量不但費時費力且難以保證測量的準確性。針對于此，力科專門推出了最新的QPHY-DDR3自動化測試軟件包，它將以圖形化的界面幫助用戶完成從被測信號的搭接、信號采集與讀寫分離、自動測試與分析到最終的測試報告生成這一系列完整的測試工作。

結語
可以預期的是，DDR3將在未來的兩年內加速占領更多的市場份額，Intel的Core i7處理器以及AMD的Phenom II處理器均內置內存控制器并且支持DDR3，同時Core i7處理器將不支持DDR2。

參考文獻
1． DDR3 SDRAM Standard JESD79-3D，JEDEC, September 2009