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網(wǎng)友求助:數(shù)據(jù)總線波形異常原因在哪?
發(fā)布時(shí)間:2015-05-12 責(zé)任編輯:sherry
【導(dǎo)讀】求助啊!請(qǐng)教下有經(jīng)驗(yàn)的各位,這個(gè)數(shù)據(jù)總線上的波形到底應(yīng)該是什么樣的,我這個(gè)板子上第二條數(shù)據(jù)總線上掛著4個(gè)芯片,分別是一個(gè)SRAM,雙口ram,一塊FPGA和一塊DSP,到底是什么問題導(dǎo)致數(shù)據(jù)總線出問題。
先簡單介紹一下電路板,上面有兩條數(shù)據(jù)總線,分別用兩個(gè)DSP控制,兩個(gè)DSP通過雙口RAM通信。一條總線上掛著FPGA,一條掛著一個(gè)CPLD。
說說問題,就是發(fā)現(xiàn)用DSP給FPGA寫數(shù),然后發(fā)到測(cè)試點(diǎn)看波形,發(fā)現(xiàn)本來寫0的數(shù)有的時(shí)候會(huì)讀成1。
開始以為是FPGA程序使用inout的口沒有釋放總線,就把FPGA的數(shù)據(jù)線配置成了輸入,相當(dāng)于只能寫不能讀,仍然存在寫錯(cuò)數(shù)的情況,而且沒有什么規(guī)律。
于是測(cè)量數(shù)據(jù)總線。有下面的圖。這里的程序是寫一次數(shù)再讀一次數(shù)。感覺這個(gè)明顯不對(duì)勁。
后來又把FPGA沒有加載程序,單從雙口RAM里讀數(shù)據(jù)。有下面的波形。
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看起來好像跟FPGA沒有什么關(guān)系。后來我又測(cè)量了另外一條總線的波形如下圖
這個(gè)看起來就比較正常。后來我懷疑是不是哪個(gè)芯片自帶上拉電阻,又把FPGA的輸出口配置上了下拉電阻有下面的波形。
感覺像是DSP的IO口出了問題,因?yàn)檫@個(gè)板子上FPGA剛換上新的。
我記得只有一次不當(dāng)使用,就是之前程序有句話寫錯(cuò)了,只要不讀寫FPGA,F(xiàn)PGA就會(huì)把所有數(shù)據(jù)線拉低。不知道這樣會(huì)不會(huì)由于FPGA的驅(qū)動(dòng)能力過強(qiáng),將DSP的IO口燒壞。
所以請(qǐng)教下有經(jīng)驗(yàn)的各位,這個(gè)數(shù)據(jù)總線上的波形到底應(yīng)該是什么樣的,我這個(gè)板子上第二條數(shù)據(jù)總線上掛著4個(gè)芯片,分別是一個(gè)SRAM,雙口ram,一塊FPGA和一塊DSP,到底是什么問題導(dǎo)致數(shù)據(jù)總線出問題。
還有一點(diǎn)就是,在這個(gè)板子上,就是通過數(shù)據(jù)線把這四個(gè)芯片連了起來,數(shù)據(jù)線上沒有任何串入的電阻和并入的電容,希望各位大蝦幫幫忙,困擾了挺久的時(shí)間了。
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