【導讀】在之前的技術(shù)文章中，介紹了驅(qū)動芯片的概覽和PN結(jié)隔離(JI)技術(shù)，本文會繼續(xù)介紹英飛凌的絕緣體上硅（SOI）驅(qū)動芯片技術(shù)。
高壓柵極驅(qū)動IC的技術(shù)經(jīng)過長期的發(fā)展，走向了絕緣體上硅（silicon-on-insulator，簡稱SOI），SOI指在硅的絕緣襯底上再形成一層薄的單晶硅，相對于傳統(tǒng)的導電型的硅襯底，它有三層結(jié)構(gòu)，第一層是厚的硅襯底層，用于提供機械支撐，第二層是薄的二氧化硅層，二氧化硅是一種絕緣體，從而形成一層絕緣結(jié)構(gòu)，第三層是薄的單晶硅頂層，在這一層進行電路的刻蝕，形成驅(qū)動IC的工作層。
圖１.絕緣體上硅SOI（左圖）與傳統(tǒng)體硅(Bulk CMOS)（右圖）結(jié)構(gòu)的比較
SOI在1964年由C.W. Miller和P.H. Robinson提出，經(jīng)過幾十年的發(fā)展，逐漸成熟。英飛凌采用了SOI的獨特設(shè)計的柵極驅(qū)動IC，從設(shè)計上帶來了諸多優(yōu)勢。其中，最大的優(yōu)勢在于，SOI的二氧化硅的絕緣層，能夠徹底消除體硅(Bulk CMOS)結(jié)構(gòu)中襯底中的寄生PN結(jié)，從而消除了閉鎖效應，提高了驅(qū)動芯片耐受負壓的能力。
圖2.傳統(tǒng)體硅(Bulk CMOS)（左圖）與絕緣體上硅SOI（右圖）寄生PN結(jié)的比較
從柵極驅(qū)動IC的設(shè)計結(jié)構(gòu)上，如圖3所示，可以清楚的看到相關(guān)電路的影響，在體硅(Bulk CMOS)的設(shè)計中，對于高邊電路，襯底連接COM電位，MOS的源極SOURCE連接VS電位，因為襯底與VS之間存在一個寄生二極管，從而在某些工況下，當COM的電位高于VS的電位時，寄生二極管會導通，產(chǎn)生無法控制的電流，從而對電路的可靠性產(chǎn)生影響。在絕緣體上硅SOI的驅(qū)動IC中，因為二氧化硅絕緣層的存在，消除了連接COM和VS的寄生二極管，從而極大提升了驅(qū)動IC的可靠性。
圖3.傳統(tǒng)體硅(Bulk CMOS)（左圖）與絕緣體上硅SOI（右圖）寄生PN結(jié)對設(shè)計的影響
驅(qū)動芯片的耐受負壓（VS的電壓低于COM）的能力，對于電機驅(qū)動應用，或者橋式電路帶感性負載的應用情況，都非常重要。如圖4所示，當上管Q2關(guān)閉的時候，負載電流切換到下管D1，此時電流從負母線流向負載?？紤]動態(tài)的情況，在D1上的電流逐步建立的過程中，在VS~COM之間，會產(chǎn)生由Ls1和Ld1的感生電壓，以及Q1的二極管的導通電壓，總的電壓等于這三個電壓的疊加，方向上電壓在COM為正，VS為負。因為這類應用中，負壓現(xiàn)象不可避免，所以驅(qū)動IC耐受這個負壓的能力越高越好，圖4的右圖可以看出，英飛凌的SOI驅(qū)動IC，抗負壓的能力可以達到-100V/300ns或者-60V/1000ns，這種抗負壓的能力遠遠大于JI設(shè)計的驅(qū)動IC。
圖4.橋式電路中負壓的產(chǎn)生，及英飛凌的SOI驅(qū)動的負壓耐受工作區(qū)
另外，SOI的結(jié)構(gòu)中，因為寄生PN結(jié)的消失，器件的寄生效應減小，器件的開關(guān)損耗也可極大的降低，并且由于漏電流的減小，靜態(tài)功耗也可以得到降低，從而使得采用SOI設(shè)計的驅(qū)動IC，工作頻率能夠更高，整體損耗更小。圖5對比了300kHz的開關(guān)頻率下，2ED2106（SOI設(shè)計）與IR2106(Bulk CMOS設(shè)計)的溫升對比，可以看到，2ED2106的最高溫度只有66°C，而IR2106的溫度高達122°C。
圖5.絕緣體上硅SOI與傳統(tǒng)體硅(Bulk CMOS)的驅(qū)動IC的溫升比較
再次，SOI因為存在良好的介質(zhì)隔離，更方便進行集成。英飛凌的SOI的驅(qū)動IC集成了自舉二極管，從而能夠節(jié)省掉以前需要外加的高壓自舉二極管，從而節(jié)省系統(tǒng)成本。
圖6.絕緣體上硅SOI集成自舉二極管示意圖
綜上所述，絕緣體上硅SOI是柵極驅(qū)動器的一次技術(shù)飛躍，具有負壓耐受能力強、損耗低、集成自舉二極管等一系列的優(yōu)異特性。
英飛凌已經(jīng)推出了大量的絕緣體上硅SOI的驅(qū)動IC，電壓覆蓋200V至1200V，結(jié)構(gòu)有高低邊驅(qū)動、半橋及三相橋。可以點擊文末“閱讀原文”，查詢相關(guān)的型號。
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