- PCB設(shè)計的關(guān)鍵
- PCB的布線的限制
- 檢查信號完整性
- 確保電路性能滿足設(shè)計規(guī)范
隨著它們承載的器件的復(fù)雜性提高，PCB設(shè)計也變得越來越復(fù)雜。相當(dāng)長一段時間以來，電路設(shè)計工程師一直相安無事地獨立進(jìn)行自己的設(shè)計，然后將完成的電路圖設(shè)計轉(zhuǎn)給PCB設(shè)計工程師，PCB設(shè)計工程師獨立完整自己的工作后，將Gerber文件再轉(zhuǎn)給PCB制造廠。電路設(shè)計工程師、PCB設(shè)計工程師和PCB制造廠的工作都是相互隔離的，少有溝通。
隨著采用大型BGA封裝的可編程器件的應(yīng)用不斷普及，以及高密度互連(HDI)、時序關(guān)鍵的差分對信令的廣泛應(yīng)用，現(xiàn)在再采用這樣一種相互隔離的PCB設(shè)計方式將帶來災(zāi)難性后果,而并行開發(fā)流程允許多個開發(fā)過程同步進(jìn)行，有助于確保設(shè)計成功，避免延誤、額外開銷以及返工。本文總結(jié)了并行PCB設(shè)計各個階段的關(guān)鍵準(zhǔn)則。
PCB設(shè)計的第一步是在概念階段。這時，電路設(shè)計工程師應(yīng)該與PCB設(shè)計工程師一起進(jìn)行技術(shù)評估。這個評估應(yīng)考慮這么一些問題：
1.采用哪些器件？
2.器件選用哪種封裝？管腳數(shù)多少？管腳配置怎樣？
3.基于成本和性能的權(quán)衡，采用幾層PCB？
4.時鐘頻率和信令速度等參數(shù)的目標(biāo)值是什么？
此外，設(shè)計工程師還應(yīng)考慮總線架構(gòu)、是采用并行還是串行連接等因素，以及阻抗匹配策略。阻抗不匹配時會出現(xiàn)反射、振鈴及其它不期望的干擾。
協(xié)同工作
PCB設(shè)計的這些考慮提出了成功PCB設(shè)計中的一個關(guān)鍵問題是溝通，因為PCB設(shè)計不再是一個人的工作，而是不同組的工程師之間的團(tuán)隊合作。溝通這一主旨貫穿整個PCB設(shè)計流程的始終，電路設(shè)計團(tuán)隊必須清楚地就其設(shè)計意圖與PCB設(shè)計團(tuán)隊進(jìn)行溝通，他們還必須在清楚了解其PCB設(shè)計工具能干什么、不能做什么的前提下參與到該過程中。
隨著PCB布線的復(fù)雜性日益增加，信號速率日益提高，協(xié)同的PCB設(shè)計方式可比傳統(tǒng)的串行流程得到更好效果(圖1)。將對元件的研究和選擇與整個設(shè)計流程的其它部分隔離開，以及將原理圖輸入、仿真與布局布線階段也獨立出來一直是常用手法。因此，設(shè)計工程師最好選擇便于分享數(shù)據(jù)的工具和流程，這是在分布在不同地方的設(shè)計團(tuán)隊能利用并行工作的好處并縮短整個設(shè)計周期的唯一途徑。
圖：(a)傳統(tǒng)PCB串行開發(fā)流程的設(shè)計周期長，信息共享有限，而成本持續(xù)上升；(b)并行開發(fā)流程允許多個開發(fā)程同步進(jìn)行，有助于確保設(shè)計成功，避免延誤、額外開銷以及返工。
設(shè)計創(chuàng)建
在設(shè)計創(chuàng)建階段，工程師將最終確定好器件并為其生成各種庫，這樣反過來又加快了原理圖輸入。在該階段，設(shè)計工程師評估和選擇構(gòu)造模塊，并可以登陸制造商的網(wǎng)站搜索數(shù)據(jù)表和規(guī)范。完成這項工作的一個更好方法，是直接在原理圖輸入過程中選擇器件。通過以這種方式來實現(xiàn)原理圖輸入，這個流程可被用作為一種試驗方法。
在原理圖輸入過程中，設(shè)計工程師能迅速添加、刪減或變更器件(甚至整個設(shè)計結(jié)構(gòu))的能力很重要。例如，為手機(jī)開發(fā)高頻濾波器的設(shè)計工程師應(yīng)在原理圖輸入時，通過對不同容抗和感抗值進(jìn)行試驗來設(shè)定通帶及其它濾波器參數(shù)。
在創(chuàng)建原理圖時，PCB設(shè)計工具也在后臺為該電路生成一個網(wǎng)絡(luò)表。網(wǎng)絡(luò)表描述了電路的器件如何連接以及后續(xù)放置和布線工具如何將其用于PCB布局布線的信息。
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此時，設(shè)計工程師將為諸如FPGA或其它可編程器件等所謂的“大元件”創(chuàng)立符號和物理管腳布局布線圖。也是在這個時候，設(shè)計約束被捕獲，這是一個需要審慎思考的關(guān)鍵步驟，特別是對后續(xù)流程而言。
對于目前的PCB設(shè)計來說，最好一切都按規(guī)矩辦。過去是受到制造問題的制約，而現(xiàn)在當(dāng)工程師努力減小PCB的體積且仍使其具有可制造性時，一切都要受到復(fù)雜約束的限制。雖然設(shè)計需求也許會導(dǎo)致大量約束，但不讓設(shè)計被過分約束也很重要。與簡單地用約束設(shè)計相比，更多地借鑒仿真和分析是更明智的方法。
在設(shè)計創(chuàng)建過程中，工程師需留意也許會在后續(xù)流程中出現(xiàn)的信號完整性問題。最好在設(shè)計輸入階段及PCB布局布線階段就將信號完整性問題考慮進(jìn)去，當(dāng)然設(shè)計流程必須支持這種方式，因為無法在設(shè)計輸入階段解阻抗失配問題。
仿真是關(guān)鍵
電路一旦設(shè)計完成并繪制好原理圖后，接著就該進(jìn)行功能驗證，它通常采用仿真工具完成。仿真的目的不是取代物理原型生成，而為了避免反復(fù)生成原型，因為仿真使設(shè)計工程師能發(fā)現(xiàn)一般要等到原型生成才能發(fā)現(xiàn)的設(shè)計缺陷。
在仿真過程中，可以嘗試各種設(shè)計拓?fù)洌⒂貌煌瑥S商的器件進(jìn)行替代，來檢驗它們對電路性能的影響。但在仿真時，伴隨模型的可用性及有效性的問題層出不窮。目前所有常用的PCB設(shè)計工具包都帶有昂貴的模型庫，但可能不止一次會出現(xiàn)某個特定器件不在庫內(nèi)的情況。但器件供應(yīng)商一般會通過在其網(wǎng)站上推出Spice模型來解決此問題，因此通過器件供應(yīng)商網(wǎng)站查找它們是個好主意。
迂回布線的限制
但基于Spice的仿真也存在局限性，它能生成理想化從而不一定代表真實條件的仿真信號。真實信號可能有改變真實性的噪聲和相移。
美國國家儀器公司(NI)的PCB設(shè)計流程包括虛擬儀器，可將該儀器與NI的許多PXI儀器一起使用，以生成保留隨帶的非線性成分的真實信號。這些信號能以固有的文件格式來捕獲，以用在驗證電路行為的Spice仿真上。另外，虛擬原型可提供對器件選擇的反饋。
系統(tǒng)級的仿真也很關(guān)鍵，它不僅僅是對一個通過PCB的信號實施建模，還必須檢查信號在器件內(nèi)甚或通過多個板卡時都有什么變化。數(shù)Gb的信令速率是使情況更復(fù)雜的另一個因素。串行總線架構(gòu)比并行總線架構(gòu)更受青睞，這就要求PCB設(shè)計工程師對損耗、耦合傳輸線及詳盡的過孔模型實施仿真。
物理實現(xiàn)
當(dāng)通過仿真剔除性能問題后，下一步是對電路進(jìn)行布局布線以生成物理原型。布局布線要確保電路性能滿足設(shè)計規(guī)范要求，并保證板卡外形匹配設(shè)計形態(tài)參數(shù)。這時與機(jī)械工程師一起合作將非常必要。
在布局布線階段，由原理圖定義的器件間的互連可由任一家EDA供應(yīng)商提供的布局布線和布線工具實現(xiàn)。所有這些工具都將提供一定程度的自動布局布線功能，但它是一把雙刃劍。設(shè)計工程師需要判斷何時進(jìn)行手工布線，何時采用自動布線。如果要放置一個關(guān)鍵元件，或者必須將一個連接器放在PCB邊緣上，就不要采用自動布局布線功能。
欣慰的是，在進(jìn)行布局布線時，可以對信號完整性問題做些前瞻性考慮。這是個必須認(rèn)真對待的階段。一般的經(jīng)驗是，如果信號到達(dá)目的地所用的時間超過轉(zhuǎn)換時間的1/3，則在該路徑上可能存在信號完整性問題。
設(shè)計約束
PCB布局布線存在許多挑戰(zhàn)，其中最主要挑戰(zhàn)是確保滿足約束條件。這些約束被用來解決信號完整性問題、可制造性問題、電磁干擾、熱效應(yīng)或上述這些問題的組合。
除設(shè)計約束外，許多與目前特定器件技術(shù)相關(guān)的因素使PCB布局布線更加復(fù)雜，例如板載芯片(COB)等先進(jìn)半導(dǎo)體封裝技術(shù)可令布線變得極其棘手。目前的高密度封裝可以容下2,000多個管腳，管腳間距不到0.65mm。這種封裝將給管理I/O和信號速度帶來很大困難，對這種封裝進(jìn)行迂回布線(EscapeRouting)也是一個高技巧工作。
對可編程邏輯器件進(jìn)行PCB布局布線是另一個挑戰(zhàn)。一些高端PCB設(shè)計工具包(比如Altium和MentorGraphics公司提供的PCB設(shè)計工具包)能與FPGA供應(yīng)商的設(shè)計工具緊密鏈接，并可用來完成FPGA和PCB本身的集成設(shè)計。
以前，大型FPGA的管腳配置一般由FPGA設(shè)計工程師完成，但在進(jìn)行配設(shè)時并沒對PCB布局布線有太多考慮。人們現(xiàn)在意識到，帶可編程I/O的FPGA是走線進(jìn)或出的源頭，改變FPGA以迎合PCB布局布線比改變PCB來匹配FPGA的I/O設(shè)置要容易地多。
最后檢查
在將PCB版圖拿去制造前的最后步驟是最終檢查。必須檢查信號完整性和時序以確保信號能及時到達(dá)目的地并具有充分的品質(zhì)保證。設(shè)計約束沖突將在此時表露出來，對此要進(jìn)行權(quán)衡。
在該階段，最大挑戰(zhàn)之一是盡量將這些設(shè)計流程的最后驗證步驟提前，具有更好的約束是實現(xiàn)這種要求的一個關(guān)鍵。若在創(chuàng)建設(shè)計過程中，在確定約束的同時還可進(jìn)行分析，則改善約束條件的質(zhì)量。
PCB設(shè)計最后必須生成制造數(shù)據(jù)，包括全部與生產(chǎn)、組裝及測試相關(guān)的文檔。在整個設(shè)計過程中，設(shè)計團(tuán)隊成員與制造廠家之間必須都有充分溝通，以了解制造商的技術(shù)能力和限制。另外，必須對制造數(shù)據(jù)進(jìn)行驗證以使設(shè)計工程師有最后機(jī)會發(fā)現(xiàn)錯誤。
