【導讀】初學者對于FPGA的設計流程總是束手無策,可能會感覺FPGA的設計流程冗長繁雜,無從下手。通過EDA設計工具掌握FPGA設計流程,這些都不是問題。
1)使用synplify pro對硬件描述語言編譯并生成netlist
綜合前要注意對器件的選擇,方法是在project->implementation option中對要下載的器件和網表的生成情況進行選擇。綜合后的網表有兩種: RTL級網表和門級網表(gate netlist),通過對網表的分析可以對設計的實現方式有初步的了解,并分析其中的錯誤和不合理的地方,另外還可以對關鍵路徑的delay和slack進行分析。
使用synplify pro要先新建工程,注意修改工作目錄,然后添加所要編譯的文件,要注意top文件要最后一個添加,這樣才可以保證生成的文件是以top文件來命名的
2)使用modelsim進行功能仿真
導入源程序和testbench進行仿真,并保存波形文件(.wlf)
3)使用quartusⅡ根據netlist進行布線,并進行時序分析
在使用quartusⅡ前要做一些必要的設置,在assignments->eda tools setting中的simulation中選擇modelsim,并選擇選項run this tools automatically after compilation。如果沒有提前做這些設置,可以quartus做完編譯布線后,做同樣的設置,然后運行EDA netlist writer和eda simulation tool
在使用synplify pro得到滿意的netlist后,可以在synplify pro中通過option-> quartusⅡ直接調用quartusⅡ,quartusⅡ對synplify pro生成的.vqm文件進行編譯,布線。然后根據設計要求進行時序分析和引腳調整。
4)使用modelsim進行布線后仿真
由于quartusⅡ提前做了設置,因此在編譯布線完成后,會在工作目錄下生成modelsim仿真所需要的文件和庫(modelsim_work),在modelsim中將產生的文件和庫所在的文件夾設置為當前目錄,modelsim_work庫會自動導入,新建工程會提示所使用的modelsim.ini文件,應使用quartus生成的,然后導入文件(包括testbench),進行編譯,仿真的時候在library中添加modelsim_work庫,在sdf選項中可以添加quartus生成的延遲信息文件.sdo,注意作用域的選擇,如果testbench中調用被測試模塊的語句是send3a tb,那么作用域應該寫tb,在option選擇中可以選擇是否看代碼覆蓋率。另外,還可以將布線后的仿真結果與功能仿真的結果進行對比。下圖就是小型Soc中send3a模塊前后仿真的對比圖
圖1
5)將quartus的波形轉化成testbench的方法:
畫好波形后,通過file->export可以將波形輸出到quatus的工作目錄,verilog語言擴展名為.vt,修改為.v后可以在modelsim中使用,需要說明的是如果波形中包括輸出端口的話,輸出的testbench包含三個模塊,一般情況下,只需將輸入波形畫好后,輸出到testbench
實際上,我們可以看出,整個過程實際就是: 代碼編寫--->功能仿真---->綜合---->布局,布線---->門級仿真----->下載------>板子調試
這樣一看,原來HDL設計流程其實也很明了和簡單..不是嗎??
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